IT之家 2 月 26 日消息，中国科学院微电子研究所发文称，该所刘明院士团队设计了一款基于非易失 / 易失存储融合型的片上学习存算一体宏芯片，并且在 14nm FinFET 工艺上验证了具有多值存储能力的 5 晶体管型逻辑闪存单元，编程电压（-25%）与编程时间（-66%）较同类型器件均获得有效降低，相关研究成果已在ISSCC 2024 国际会议上发表。

在此基础上，该团队进一步提出了逻辑闪存单元与 SRAM 融合的新型阵列，不仅可以利用非易失与易失性存储单元的特点满足片上学习过程中长期与短期信息的存储，还能通过对矩阵-向量乘与矩阵元素乘的高效处理加速片上学习过程中所需的关键算子。

此外，团队还提出了一种与存储阵列深度融合的低硬件开销差分型模数转换电路，采用采样电容复用的方法节省面积，通过多元素稀疏感知的方案节省功耗。

据介绍，该芯片可以有效支持具有突触可塑性的神经网络，基于前馈过程动态更新短期信息，从而实现动态的片上学习。

IT之家注意到，该存算一体宏芯片基于 14nm FinFET 工艺流片，可实现小样本学习等片上学习任务，官方标称 8bit 矩阵-矩阵-向量计算能效达 22.64TOP / W。

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